参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 155/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 6: Software Interface
Transport and Logical Layer Registers
6–15
Table 6–19. Destination Operations CAR—Offset: 0x1C
(1)
(Part 2 of 2)
Field
ATM_TEST_SWP
Bits
[8]
Access
RO
Comment
Processing element can support an ATOMIC test-and-swap
operation
Default
1'b0
ATM_INC
ATM_DEC
[7]
[6]
RO
RO
Processing element can support an ATOMIC increment operation 1'b0
Processing element can support an ATOMIC decrement operation 1'b0
ATM_SET
ATM_CLEAR
ATM_SWAP
PORT_WRITE
Implementation
Defined
[5]
[4]
[3]
[2]
[1:0]
RO
RO
RO
RO
RO
Processing element can support an ATOMIC set operation
Processing element can support an ATOMIC clear operation
Processing element can support an ATOMIC swap operation
Processing element can support a port-write operation
Reserved for this implementation
1'b0
1'b0
1'b0
2'b00
(1) If none of the Logical layers supported by the RapidIO MegaCore is selected, the corresponding bits in the Source and Destination Operations
CAR are forced to zero. These bits cannot be set to one, even if the corresponding operations are supported by user logic attached to the
Avalon-ST pass-through interface.
(2) The default value is 1'b1 if the Avalon-MM Master is selected as an Input/Output Logical layer interface in the RapidIO parameter editor. If the
Avalon-MM Master is not selected, the value is 1'b0.
(3) The default value is set in the RapidIO parameter editor.
(4) The default value is 1'b1 if Doorbell Rx enable is turned on in the RapidIO parameter editor. If Doorbell Rx enable is turned off, the value is
1'b0 .
(5) The default value element is 1'b1 if Port Write Rx enable is turned on in the RapidIO parameter editor. If Port Write Rx enable is turned off,
the value is 1'b0.
Command and Status Registers (CSRs)
Table 6–20. Processing Element Logical Layer Control CSR—Offset: 0x4C
RSRV
Field
Bits
[31:3]
Access
RO
Reserved
Function
Default
29'h0
Controls the number of address bits generated by the Processing
element as a source and processed by the Processing element as the
target of an operation.
EXT_ADDR_CTRL
[2:0]
RO
'b100 – Processing element supports 66 bit addresses
3'b001
'b010 – Processing element supports 50 bit addresses
'b001 – Processing element supports 34 bit addresses
All other encodings reserved
Table 6–21. Local Configuration Space Base Address 0 CSR—Offset: 0x58
RSRV
LCSBA
LCSBA
Field
Bits
[31]
[30:15]
[14:0]
Access
RO
RO
RO
Function
Reserved
Reserved for a 34-bit local physical address
Reserved for a 34-bit local physical address
Default
1'b0
16'h0
15'h0
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
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| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
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