参数资料
型号: IP-RIOPHY
厂商: Altera
文件页数: 88/212页
文件大小: 0K
描述: IP RAPID I/O
标准包装: 1
系列: *
类型: MegaCore
功能: 快速输入/输出接口,物理层
许可证: 初始许可证
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4–38
Chapter 4: Functional Description
Logical Layer Modules
The I/O Avalon-MM master module can process a mix of as many as seven NREAD or
NWRITE_R requests simultaneously. If the Transport layer module receives an NREAD or
NWRITE_R request packet while seven requests are already pending in the I/O
Avalon-MM master module, the new packet remains in the Transport layer until one
of the pending transactions completes.
Figure 4–18. I/O Master Block Diagram
Transport Side
io_m_wr_write
RX
Interface
32 or 64 bits
Sink
Rx
Write
Master
io_m_wr_writedata
io_m_wr_ byteenable
io_m_wr_address
Datapath Write
Avalon-MM Interface
32 or 64 bits
io_m_wr_burstcount
io_m_wr_waitrequest
Transport Side
TX
Interface
io_m_rd_read
io_m_rd_readdatavalid
32 or 64 bits
Source
Tx
Read
Master
io_m_rd_readdata
io_m_rd_readerror
io_m_rd_address
Datapath Read
Avalon-MM Interface
32 or 64 bits
io_m_rd_burstcount
io_m_rd_waitrequest
Input/Output Avalon-MM Master Address Mapping Windows
Address mapping or translation windows are used to map windows of 34-bit
RapidIO addresses into windows of 32-bit Avalon-MM addresses. Table 4–9 lists the
registers used for address translation.
Table 4–9. Address Translation Registers
Registers
Input/Output master base address
Input/Output master address mask
Input/Output master address offset
Location
Your variation must have at least one translation window. You can change the values
of the window defining registers at any time. You should disable a window before
changing its window defining registers.
A window is enabled if the window enable ( WEN) bit of the I/O Master Mapping
Window n Mask register is set.
The number of mapping windows is defined by the Number of receive address
translation windows parameter, which supports up to 16 sets of registers. Each set of
registers supports one address mapping window.
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
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