参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 134/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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5–12
Chapter 5: Signals
Transport and Logical Layer Signals
The following parameters are used in some signal width definitions:
■
■
■
■
n = (internal datapath width - 1)
m = (internal datapath width/8) - 1
k = 6 for 32-bit internal datapath width, and 5 for 64-bit internal datapath width
j = (I/O slave address width - 1) — the I/O slave address width value is defined in
the RapidIO parameter editor.
1
For signals and bus widths specific to your variation, refer to the HTML report file
generated by the parameter editor.
Table 5–17. Input/Output Master Datapath Write Avalon-MM Interface Signals
Signal
io_m_wr_clk
io_m_wr_waitrequest
io_m_wr_write
io_m_wr_address[31:0]
io_m_wr_writedata[n:0]
io_m_wr_byteenable[m:0]
io_m_wr_burstcount[k:0]
Direction
Input
Input
Output
Output
Output
Output
Output
Description
This signal is not used, therefore it can be left open. The Avalon clock
is used internally as the clock reference for this interface.
Input/Output master wait request
Input/Output master write enable
Input/Output master address bus
Input/Output master write data bus
Input/Output master byte enable
Input/Output master burst count
Table 5–18. Input/Output Master Datapath Read Avalon-MM Interface Signals
Signal
io_m_rd_clk
io_m_rd_waitrequest
io_m_rd_read
io_m_rd_address[31:0]
io_m_rd_readdata[n:0]
io_m_rd_readdatavalid
io_m_rd_burstcount[k:0]
io_m_rd_readerror
Direction
Input
Input
Output
Output
Input
Input
Output
Input
Description
This signal is not used, therefore it can be left open. The Avalon clock
is used internally as the clock reference for this interface.
Input/Output master wait request
Input/Output master read enable
Input/Output master address bus
Input/Output master read data bus
Input/Output master read data valid
Input/Output master burst count
Input/Output master indicates that the burst read transfer did not
complete successfully. This signal should be asserted through the
final cycle of the read transfer.
Table 5–19. Input/Output Slave Datapath Write Avalon-MM Interface Signals (Part 1 of 2)
Signal
io_s_wr_clk
io_s_wr_chipselect
io_s_wr_waitrequest
io_s_wr_write
RapidIO MegaCore Function
User Guide
Direction
Input
Input
Output
Input
Description
This signal is not used, therefore it can be left open. The Avalon clock
is used internally as the clock reference for this interface.
Input/Output slave chip select
Input/Output slave wait request
Input/Output slave write enable
May 2013 Altera Corporation
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