参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 135/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 5: Signals
Transport and Logical Layer Signals
Table 5–19. Input/Output Slave Datapath Write Avalon-MM Interface Signals (Part 2 of 2)
5–13
Signal
io_s_wr_address[j:0]
io_s_wr_writedata[n:0]
io_s_wr_byteenable[m:0]
io_s_wr_burstcount[k:0]
Direction
Input
Input
Input
Input
Description
Input/Output slave address bus
Input/Output slave write data bus
Input/Output slave byte enable
Input/Output slave burst count
Table 5–20. Input/Output Slave Datapath Read Avalon-MM Interface Signals
Signal
io_s_rd_clk
io_s_rd_chipselect
io_s_rd_waitrequest
io_s_rd_read
io_s_rd_address[j:0]
io_s_rd_readdata[n:0]
io_s_rd_readdatavalid
io_s_rd_burstcount[k:0]
io_s_rd_readerror
Direction
Input
Input
Output
Input
Input
Output
Output
Input
Output
Description
This signal is not used, therefore it can be left open. The Avalon clock is
used internally as the clock reference for this interface.
Input/Output slave chip select
Input/Output slave wait request
Input/Output slave read enable
Input/Output slave address bus
Input/Output slave read data bus
Input/Output slave read data valid
Input/Output slave burst count
Input/Output slave read error indicates that the burst read transfer did
not complete successfully. This signal is valid only when the
io_s_rd_readdatavalid signal is asserted.
Table 5–21. Doorbell Message Avalon-MM Slave Interface Signals
Signal
drbell_s_clk
drbell_s_chipselect
drbell_s_write
drbell_s_read
drbell_s_address[5:0]
drbell_s_writedata[31:0]
drbell_s_readdata[31:0]
drbell_s_waitrequest
drbell_s_irq
Direction
Input
Input
Input
Input
Input
Input
Output
Output
Output
Description
This signal is not used, therefore it can be left open. The Avalon clock
is used internally as the clock reference for this interface.
Doorbell chip select
Doorbell write enable
Doorbell read enable
Doorbell address bus
Doorbell write data bus
Doorbell read data bus
Doorbell wait request
Doorbell interrupt
Avalon-ST Pass-Through Interface Signals
signals.
1
When you instantiate the IP core with Qsys, these signals are automatically connected
and are not visible as inputs or outputs of the system.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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