参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 31/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 2: Getting Started
Compiling the Full Design and Programming the FPGA
Table 2–1. add_rio_constraints Options
Constraint
Use
2–9
Use the -no_compile option to prevent analysis and synthesis. Use this option only if you
-no_compile
-ref_clk_name
-sys_clk_name
performed analysis and synthesis or fully compiled your project prior to using this script. Using
this option decreases turnaround time during development.
The Rapid IO IP core has a top-level reference clock name (< variation > _clk in the Qsys flow by
default, and ref_clk in the other flows). If, in your instantiation, you have connected the
reference clock port of the IP core to a clock named something other than ref_clk
(< variation > _clk in the Qsys flow), you must run the add_rio_constraints command with this
option followed by the name of the clock connected to the reference clock port of the RapidIO IP
core. The following example command illustrates the syntax:
add_rio_constraints -ref_clk_name CLK125
By default, the Avalon system clock name used for the RapidIO IP core is named clk_0 . If you do
not rename this clock to clk_0_clk_in in the Qsys system, or you connect the system clock to a
clock named something other than clk_0 (or clk_0_clk_in_clk in the Qsys flow), you must
run the add_rio_constraints command with this option followed by the updated clock name.
The following example command illustrates the syntax:
add_rio_constraints -sys_clk_name CLK50
This option is available only for RapidIO variations that target an Arria V, Cyclone V, or Stratix V
device. By default, the PHY IP core management clock, which is present only in RapidIO variations
that target an Arria V, Cyclone V, or Stratix V device, is named phy_mgmt_clk . If you rename this
clock or you connect it to a clock named something other than < variation >_ phy_mgmt_clk in the
-phy_mgmt_clk_name Qsys flow, you must run the add_rio_constraints command with this option followed by the
updated clock name. The following example command illustrates the syntax:
add_rio_constraints -phy_mgmt_clk_name CLK_PHY_MGMT
This option is only valid when used with the -ref_clk_name , -sys_clk_name , or
-patch_sdc
-help
-phy_mgmt_clk option. The -patch_sdc option patches the generated SDC script with the new
clock names. A back-up copy of the SDC script is created before the patch is made, and any edits
that were previously made to the SDC script are preserved.
Use the -help option for information about the options used with the add_rio_constraints
command.
f For more information about timing analyzers, refer to the Quartus II Help and the
Timing Analysis section in volume 3 of the Quartus II Handbook .
Compiling the Full Design and Programming the FPGA
You can use the Start Compilation command on the Processing menu in the
Quartus II software to compile your design. After successfully compiling your design,
program the targeted Altera device with the Programmer and verify the design in
hardware.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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PDF描述 |
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相关代理商/技术参数 |
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