参数资料
型号: IP-RIOPHY
厂商: Altera
文件页数: 111/212页
文件大小: 0K
描述: IP RAPID I/O
标准包装: 1
系列: *
类型: MegaCore
功能: 快速输入/输出接口,物理层
许可证: 初始许可证
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Chapter 4: Functional Description
4–61
Logical Layer Modules
Pass-Through Interface Examples
This section contains two examples, one receiving and the other transmitting a packet
through the Avalon-ST pass-through interface. The RapidIO IP core variation in the
receiving example uses 8-bit device ID, and the variation in the transmitting example
uses 16-bit device ID.
Packet Routed Through Rx Port on Avalon-ST Pass-Through Interface
The following example of a packet routed to the receiver Avalon-ST pass-through
interface is for a variation that only has the Maintenance module and the Avalon-ST
pass-through interface enabled. A packet received on the RapidIO interface with an
ftype that does not indicate a MAINTENANCE transaction is routed to the receiver port of
the Avalon-ST pass-through interface. The transaction diagram in Figure 4–31 shows
a packet received on this interface.
Figure 4–31. Packet Received on the Avalon-ST Pass-Through Interface
system clock (2)
0
1
2
3
4
5
6
gen_rx_ready
gen_rx_ v alid
gen_rx_startofpacket
gen_rx_endofpacket
gen_rx_data[63:32]
gen_rx_data[31:0]
0005AACC
0C005A5A
CAC 8 0001
02030405
06070 8 09
0A0B0C0D
0E0F1011
12131415
D37C0000
XXXXXXXX
gen_rx_size[5:0]
gen_rx_empty[2:0]
05
4
gen_rx_error
Notes to Figure 4–31 :
(1) To improve readability of the figure, the data bus has been split in two and is displayed on two lines.
(2) Refer to Table 5–3 on page 5–2 for the system clock signal names in the MegaWizard Plug-In Manager and Qsys design flows.
May 2013
Altera Corporation
RapidIO MegaCore Function
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