参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 209/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Additional Information
This chapter provides additional information about the document and Altera.
Document Revision History
The following table shows the revision history for this user guide.
Date
Version
Changes
May 2013
13.0
■
■
Removed SOPC Builder design flow, which is no longer available.
Added 2x mode for variations that target any Arria V, Cyclone V, or Stratix V device,
including modification of the descriptions of the PORT_WIDTH and INIT_WIDTH fields in
Port 0 Control CSR in Table 6–11 to include 2x mode options. This feature is available
in the Quartus II software 13.0 release and later.
■
■
Added support for Arria V GZ, Arria V SX, Arria V ST, Cyclone V SX, and Cyclone V ST
devices. This support is available in the Quartus II software 12.1 release and later.
Updated resource utilization information for Arria V, Cyclone V, and Stratix V devices.
May 2013
13.0
■
Updated Cyclone V GT and Stratix V speed grade support information in Table 1–7 . Split
device speed grade table Table 1–7 information into two tables, Table 1–7 , Recommended
■
■
■
■
Corrected entries in Table 4–15 , Write Request Size Encoding (32-bit datapath) and
Added support for Cyclone V GT ×1 variation at 5.0 Gbaud.
Updated speed grade support for Arria V, Stratix IV GX, and Stratix V devices.
May 2012
12.0
■
■
Moved Modular Configurations section from Chapter 1, About This MegaCore Function to
new Appendix D, Calculating Resource Utilization for Modular Configurations .
Clarified additional constraints on deassertion of reset_n and phy_mgmt_clk_reset in
“Clocking and Reset Structure” on page 4–3 and in Chapter 5, Signals .
■
■
Added support for Arria V and Cyclone V devices. Variations that target one of these two
device families configure the transceiver with the Custom PHY IP core.
Added Chapter 9, Qsys Design Example .
November 2011
11.1
■
■
■
Enhanced description of arxmty signal in Table 5–7 on page 5–4 .
Updated simulation sections in Chapter 2, Getting Started .
Refered to new What’s New in Altera IP page for information about IP core support level
for many device families.
■
■
Upgraded to final support for Arria II GZ, Cyclone III LS, and Cyclone IV GX devices.
Upgraded to HardCopy Compilation support for HardCopy III, HardCopy IV E, and
May 2011
11.0
■
■
HardCopy IV GX devices.
Added preliminary support for Stratix V devices.
Added support for Custom PHY IP core in variations that target a Stratix V device.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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