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参数资料
| 型号： | SH7410 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, MROM, 60 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | FP-176 |
| 文件页数： | 117/514页 |
| 文件大小： | 1501K |
| 代理商： | SH7410 |
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registers (BBRA, BBRB) should be set to byte, word, or no specified operand size. When the data
value is included in the break condition, select either byte or word.
6.3.4
Break on X- or Y-Memory Bus Cycle
The break condition for an X- or Y-bus cycle may be specified only in channel B. If XYE in
BBRB is set to 1, the break address and break data are selected on the X- or Y-memory bus. Either
the X-memory bus or Y-memory bus must be selected by specifying XYS in BBRB. The break
condition cannot include both X-memory and Y-memory at the same time. The break condition is
applied to the X- or Y-memory bus cycle by specifying CPU bus master data access cycle, read or
write access, and word or no specified operand size in the break bus cycle register B (BBRB).
When an X-memory address is selected as the break condition, specify the X-memory address in
the upper 16 bits in BARB and BAMRB, and when a Y-memory address is selected, specify the
Y-memory address in the lower 16 bits. Specification of X- or Y-memory data in BDRB and
BDMRB is handled in an analogous way.
6.3.5
Sequential Break
If the SEQ bit in BRCR is set to 1, the sequential break is issued when the channel B break
condition matches after the channel A break condition matches. A user break is not issued if the
channel B break condition matches before the channel A break condition matches. When channels
A and B break conditions match at the same time, the sequential break is not issued. However,
when the bus cycle condition for channel A is specified as a break before execution (PCBA = 0 in
BRCR) and an instruction fetch cycle is specified (in BBRA), a break is issued and condition
match flags in BRCR are set to 1 when the bus cycle conditions both for channels A and B match.
In sequential break specification, I-, X-, or Y-bus can be selected, and the execution times break
condition also can be specified. For example, when the execution times break condition is
specified, the break condition is satisfied when the channel B break condition matches with BETR
= H'0001 after a channel A break condition match. The user break interrupt reflects a sequential
break on the last iteration because only the channel B break conditions decrement the BETR value.
6.3.6
Value of Saved Program Counter
When Instruction Fetch (before Instruction Execution) Is Specified as a Break Condition:
The value of the program counter (PC) saved in user break interrupt exception processing is the
address of an instruction that matches the break condition. The fetched instruction is not executed,
and a user break interrupt occurs. However, in the fetch cycle of an instruction located in a delay
slot of a delay branch instruction, the value saved to the stack is the branch destination because the
break occurs at the branch destination.
相关PDF资料 |
PDF描述 |
|---|---|
| SH7709 | 32-BIT, 80 MHz, RISC PROCESSOR, PQFP208 |
| SI5317A-C-GMR | 711 MHz, OTHER CLOCK GENERATOR, QCC36 |
| SI5317B-C-GMR | 350 MHz, OTHER CLOCK GENERATOR, QCC36 |
| SI5350A-AXXXXX-GT | 125 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO10 |
| SI5351C-AGU | 160 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO24 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| SH748 | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH748MV | 制造商:Thomas & Betts 功能描述:B48 SINGLE LOCK SYS 1XPG36-1 1/4 |
| SH75DC60-16 | 制造商:Teledyne Relays 功能描述:RELAY SSR 32V DC-IN 60A 40V DC-OUT 4-PIN - Bulk |
| SH7606 | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:32-Bit RISC Microcomputer SuperHa?￠ RISC engine Family / SH7606 Series |
| SH7615 | 制造商:HITACHI 制造商全称:Hitachi Semiconductor 功能描述:CMOS single-chip microcontroller |
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