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参数资料
| 型号： | SH7410 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, MROM, 60 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | FP-176 |
| 文件页数： | 368/514页 |
| 文件大小： | 1501K |
| 代理商： | SH7410 |
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1.7.3
User Break Controller (UBC)
The user break controller allows software to set certain break conditions that, if satisfied, send an
interrupt request to the interrupt controller. The UBC has the following features:
Two break channels (channels A and B). User break interrupts can be requested from channels
A and B independently or as sequential conditions. For sequential break settings, a break
interrupt is issued when a match of the channel B break condition occurs after the channel A
break condition has been matched.
Break conditions: The CPU can configure the UBC registers to set the following break
conditions:
Address (bit mask enabled): Specifies an address for the break condition on the internal
address bus (IAB). On channel B, either the X-memory address bus (XAB) or the Y-
memory address bus (YAB) can be selected for the break condition rather than IAB.
Data (only on channel B, bit mask enabled): Any one of the three data buses (internal data
bus (IDB), X-memory data bus (XDB) or Y-memory data bus (YDB)) can be selected.
Bus Master: CPU or DMAC
Bus Cycle: Instruction fetch or data access
Read or write
Operand Size: Byte, word, or longword
Execute condition matching instruction: For a break condition involving an instruction fetch
cycle, it can be specified whether the interrupt is requested before or after execution of the
instruction matching the break address.
Repetition break condition: The number of times a break condition is matched before
requesting an interrupt can be specified (only for channel B), up to a maximum of 212 – 1
times.
PC trace: Keeps four pairs of branch source and branch destination addresses that correspond
to the last four branches.
Section 6 describes the UBC.
Also, when not using the UBC, please do not set any of its registers, including setting in
initialization routines. Refer to Appendix E, Precautions on Using the UBC and H-UDI, for
details.
1.7.4
Bus State Controller (BSC)
The bus state controller links the I-bus, the peripheral bus, and the external bus. It also provides
direct interfaces for a wide variety of memory types, reducing the need for additional support
logic. The BSC has the following features:
Internal address space (On-chip ROM, RAM, peripheral modules)
相关PDF资料 |
PDF描述 |
|---|---|
| SH7709 | 32-BIT, 80 MHz, RISC PROCESSOR, PQFP208 |
| SI5317A-C-GMR | 711 MHz, OTHER CLOCK GENERATOR, QCC36 |
| SI5317B-C-GMR | 350 MHz, OTHER CLOCK GENERATOR, QCC36 |
| SI5350A-AXXXXX-GT | 125 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO10 |
| SI5351C-AGU | 160 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO24 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| SH748 | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH748MV | 制造商:Thomas & Betts 功能描述:B48 SINGLE LOCK SYS 1XPG36-1 1/4 |
| SH75DC60-16 | 制造商:Teledyne Relays 功能描述:RELAY SSR 32V DC-IN 60A 40V DC-OUT 4-PIN - Bulk |
| SH7606 | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:32-Bit RISC Microcomputer SuperHa?￠ RISC engine Family / SH7606 Series |
| SH7615 | 制造商:HITACHI 制造商全称:Hitachi Semiconductor 功能描述:CMOS single-chip microcontroller |
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