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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 10/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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1–4
Chapter 1: About This MegaCore Function
General Description
Interfaces & Protocols
The following three interfaces support the POS-PHY Level 4 MegaCore function:
■
■
■
SPI-4.2 interface
Atlantic ? interface
Avalon ? Memory-Mapped (Avalon-MM) interface.
You can use multiple Atlantic interfaces, but the SPI-4.2 interface only supports a
single transmitter and a single receiver.
SPI-4.2 Interface
The SPI-4.2 interface is an external interface protocol developed by the Optical
Internetworking Forum (OIF). The SPI-4.2 interface features a high-speed data
portion and a FIFO buffer status portion. The high-speed portion comprises a 16-bit
data bus, a 1-bit control line, and a double data rate (DDR) clock. The FIFO buffer
status portion comprises a 2-bit status channel and a clock.
Figure 1–3 shows a full-duplex SPI-4.2 configuration.
Figure 1–3. SPI-4.2 Top-Level View
Transmitter
Recei v er
Source
tdclk
rdclk
Sink
tctl
tdat[15:0]
tsclk
tstat[1:0]
rctl
rdat[15:0]
rsclk
rstat[1:0]
f For further information on this interface, refer to the System Packet Interface Level 4
(SPI-4) Phase 2 Revision 1: OC-192 System Interface for Physical and Link Layer Devices ,
available at www.oiforum.com .
Atlantic Interface
The Atlantic interface is an Altera-developed synchronous protocol supporting both
packets and cells. The POS-PHY Level 4 MegaCore function is an Atlantic interface
slave that transfers packets to or from the user-side logic. The Atlantic interface
provides a connection between the FIFO buffer and user logic.
f For further information on this interface, refer to the Atlantic Interface Functional
Avalon-MM Interface
The Altera Avalon-MM interface is a simple bus architecture that connects on-chip
processors (or external processor interfaces) and peripherals. The Avalon-MM
interface specifies the port connections between master and slave components, and
specifies the timing by which these components communicate.
All Avalon-MM signals are synchronized to the Avalon-MM clock ( rav_clk/tav_clk ).
This synchronization simplifies the relevant timing behavior of the Avalon-MM
interface and facilitates integration with high-speed peripherals.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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