- 您现在的位置：买卖IC网 > PDF目录16067 > IPR-POSPHY4 (Altera)IP POS-PHY L4 RENEW PDF资料下载
参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 53/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页当前第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
Chapter 4: Functional Description—Receiver
4–13
Error Flagging and Handling
Asserting reset deletes all data in the buffers, and resets all state bits.
In addition to the reset, asynchronous reset and locked signals are provided for the
internal PLL, if present. The PLL should be reset and stable along with all other clocks
before the reset is released.
Error Flagging and Handling
This section describes how the POS-PHY Level 4 receiver MegaCore function
responds to various errors.
Figure 4–6 shows an example user configuration for the POS-PHY Level 4 receiver
MegaCore function.
Figure 4–6. Example User Receiver Configuration
Internal SPI-4.2 Recei v er Core
Example User Side Connections
LVDS Locked
DPA Locked
Recei v er Trained
DIP-4 OOS
Atlantic Buffer Ready
Send Framing
RSFRM Control Bit from
A v alon Control Register
DPA Force Unlock
Atlantic Buffer O v er v iew
Atlantic Buffer Reset
Alignment
Buffer O v erflow
Alignment Buffer Flush
17
Delay
ctl_ry_rsfrm
ctl_rd_dpa_
force_
unlock
aN_arxreset_n
err_rd_a b uf_oflw
ctl_rd_a b uf_flush
Counter
stat_rd_dpa_l v ds_locked
stat_rd_dpa_locked
stat_rd_rdat_sync
stat_rd_rx_dip4_oos
User Force Frame
err_ry_fifo_oflwN
User Atlantic Reset
err_rd_a b uf_oflw
User Buffer Flush
Note to Figure 4–6 :
(1) The ctl_rd_dpa_force_unlock signal is not asserted until after start up.
(2) The delay is to ensure the ctl_rd_dpa_force_unlock signal is asserted for at least one clock cycle.
(3) The counter is intended to pulse the ctl_rd_dpa_force_unlock signal after the frame has been out of synchronization for some time.
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| MAX6337US20D3+T | IC MPU/RESET CIRC 2.00V SOT143-4 |
| M3CWK-3436R | IDC CABLE - MKC34K/MC34M/MPL34K |
| M3AWK-3436R | IDC CABLE - MSC34K/MC34M/MPL34K |
| M3CKK-3436R | IDC CABLE - MKC34K/MC34M/MPK34K |
| M3AKK-3436R | IDC CABLE - MSC34K/MC34M/MPK34K |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPR-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RAPIDIOII | 功能描述:开发软件 RapidIO 1x/2x/4x MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RIOPHY | 功能描述:开发软件 RapidIO MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RLDRAMII | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
发布紧急采购，3分钟左右您将得到回复。