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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 9/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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Chapter 1: About This MegaCore Function
General Description
1–3
■
Error detection and handling
■
■
■
■
Protocol checking—SPI-4.2 datapath state machine check and repair
Atlantic FIFO buffer overflow handling
Status framing hysteresis (good and bad thresholds)
DIP-4 hysteresis (good and bad thresholds)
■
■
IP functional simulation models for use in Altera-supported VHDL and Verilog
HDL simulators
I-Tested certification
General Description
The packet over SONET/SDH physical layer (POS-PHY) Level 4 interface, first
developed by the SATURN ? Development Group, was adopted by the Optical
Internetworking Forum (OIF) as the System Packet Interface Level 4—Phase 2 (SPI-
4.2). Therefore, POS-PHY Level 4 and SPI-4.2 are synonymous.
The POS-PHY Level 4 MegaCore function uses the SPI-4.2 interface for high-speed
cell and packet transfers between physical (PHY) and link-layer devices. The SPI-4.2
interface supports a data width of 16 bits (LVDS solution) and can be a PHY-link, link-
link, link-PHY, or PHY-PHY connection in multi-gigabit applications, including:
asynchronous transfer mode (ATM) and packet over SONET/SDH (STS-192/STM-
64), 10 Gigabit Ethernet, and multi-channel Gigabit and Fast Ethernet.
In compliance with the SPI-4.2 interface specification, the POS-PHY Level 4 MegaCore
function allows you to implement transmit and receive functions.
Figure 1–1 shows a full-duplex POS-PHY Level 4 MegaCore function configured for
the link layer in an Altera FPGA device.
Figure 1–1. POS-PHY Level 4 MegaCore Function as Link Layer Configuration
OC-192
SPI-4.2 Interface
Atlantic Interface
POS-PHY Level 4
POS Framer
or
Receiver
User Packet
Processing
Switch
Interface
Switch
Fabric
10 GbitE MAC
POS-PHY Level 4
Transmitter
FPGA
Figure 1–2 shows a full-duplex POS-PHY Level 4 MegaCore function configured for
the PHY layer in an Altera FPGA device.
Figure 1–2. POS-PHY Level 4 MegaCore Function as PHY Layer Configuration
Atlantic Interface
SPI-4.2 Interface
POS-PHY Level 4
OC-192 or
10 GbitE
Framer or MAC
Logic
Transmitter
POS-PHY Level 4
Packet
Classifier
Receiver
FPGA
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| MAX6337US20D3+T | IC MPU/RESET CIRC 2.00V SOT143-4 |
| M3CWK-3436R | IDC CABLE - MKC34K/MC34M/MPL34K |
| M3AWK-3436R | IDC CABLE - MSC34K/MC34M/MPL34K |
| M3CKK-3436R | IDC CABLE - MKC34K/MC34M/MPK34K |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| IPR-RLDRAMII | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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