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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 24/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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3–2
Chapter 3: Parameter Settings
Basic Parameters
Table 3–1 shows the maximum LVDS data rates supported by the POS-PHY Level 4
MegaCore function for each device family.
Table 3–1. Supported LVDS Data Rates
Device Family
Arria II GX and Arria II GZ
Cyclone III
Cyclone IV
Stratix III
Stratix IV
Stratix V
Stratix GX
LVDS Rate (Mbps)
1,000
622
622
1,250
1,250
1,250
1,000
The POS-PHY Level 4 MegaCore function operates either as a receiver where data
flows from the SPI-4.2 interface to the Atlantic ? interface, or as a transmitter where
data flows from the Atlantic interface to the SPI-4.2 interface.
1
1
The receiver and transmitter variations are separate building blocks in a design, with
no dependency on each other, so you select the parameters independently. For the
MegaCore function to act as a full-duplex, bidirectional transceiver, instantiate one for
each direction. Typical designs may include one or more receivers and one or more
transmitters per FPGA.
After you have generated a custom variation, you can re-open the MegaWizard
Plug-In Manager and change the parameters. However, do not change a receiver
variation to a transmitter variation, or a transmitter variation to a receiver variation,
otherwise the Quartus II software generates errors during compilation.
If your receiver design requires dynamic phase alignment (DPA), turn on Dynamic
Phase Alignment .
DPA is recommended for data rates exceeding 622 Mbps, and considered essential for
high-quality signaling above 800 Mbps, or across connectors at 700 Mbps.
DPA is only available in Stratix III, Stratix II, and Stratix GX devices.
LVDS Data Rate
For a transmitter, the LVDS data rate specifies the data rate out of the FPGA, on each
LVDS pair.
IP Toolbench uses this parameter to instantiate and configure the ALTLVDS
megafunction that includes the fast PLL. For example, to configure a transmitter with
a data rate of 700 Mbps on the tdat line, enter 700 in the LVDS Data Rate field of IP
Toolbench. This rate corresponds to a 350 MHz DDR clock on tdclk .
For a receiver, the LVDS data rate specifies the data rate into the FPGA, on each LVDS
pair, and sets the phase-locked loop (PLL) clock rate.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| IPR-RLDRAMII | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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