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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 51/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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Chapter 4: Functional Description—Receiver
4–11
Clock Structure
Figure 4–4 on page 4–11 shows the multiple clock domain clocking structure for the
receiver MegaCore function, for 128- and 64-bit individual buffers variations. For
shared buffer with embedded addressing variations, only Atlantic buffer port 0 is
instantiated.
Figure 4–4. Clock Layout Diagram (Full Rate)
rdint_clk
altl v ds Megafunction
a0_arxclk
rdat[15:0]
rctl
DPA/
SERDES
Channel
Aligner
Data
Processor
Atlantic
Buffer 0
Atlantic
Interface 0
aN_arxclk
rdclk
LVDS
PLL
EPLL
( Note 1 )
Atlantic
Buffer N
( Note 2, 3 )
Atlantic
Interface N
LVTTL
rsclk ( Note 4 )
rstat[1:0]
LVTTL
2
Status
Processor
rxsys_clk
Notes to Figure 4–4 :
(1) Stratix GX 64-bit DPA only.
(2) The single clock mode removes the separate Atlantic clocks.
(3) The embedded address mode has only one buffer; the individual buffers mode can have more than one buffer.
(4) The rsclk in 128-bit data path source is rdint_clk . 64-bit is internally generated (status processor).
In 32-bit (quarter-rate) SPI-4.2 mode, all the above clocks exist. The maximum
frequency of the clocks depends on ALTDDIO_IN limitations. To minimize clock
skews, the rdclk goes into a PLL where it generates rdint_clk (×1). The PLL is
required to provide 90 ? phase shift, so the ALTDDIO_IN megafunction samples in the
centre of the data eye. A typical system may have a rdint_clk of 100 MHz, of which
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
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PDF描述 |
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参数描述 |
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