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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 136/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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G–2
Appendix G: Conversion from v2.2.x
Receiver Signals
Table G–1 shows the new v2.4.x and 2.3.x receiver signal names as they exist in the
MegaWizard ? Plug-In top-level file, their equivalent v2.2.x signal names (if
applicable), and notes explaining the changes.
Table G–1. Receiver Signal Changes (Part 1 of 3)
Version 2.4.x and 2.3.x Signal
Name
rdclk
rctl
rdat[15:0]
rsclk
rstat[1:0]
rdint_clk
rdint_reset_n
rxsys_clk
rxsys_reset_n
rxreset_n
rxinfo_aot[12:0]
aN_arxclk
aN_arxreset_n
aN_arxdav
aN_arxena
aN_arxdat
aN_arxval
aN_arxsop
aN_arxeop
aN_arxmty
aN_arxerr
aN_arxadr
ctl_ax_ftl
ctl_ax_fifo_eopdav
err_aN_fifo_parityN
stat_aN_fifo_emptyN
err_ry_fifo_oflwN
ctl_ry_errchk_chkpkt
Version 2.2.x Signal Name
rdclk
rctl
rdat[15:0]
rsclk
rstat[1:0]
rrefclk
–
a0_arxclk
–
rxreset_n
rxinfo_aot[15:0]
aN_arxclk
aN_arxreset_n
aN_arxdav
aN_arxena
aN_arxdat
aN_arxval
aN_arxsop
aN_arxeop
aN_arxmty
aN_arxerr
aN_arxadr
ctl_a0_rxftl
ctl_xx_fifo_eopdav
–
stat_a0_rxfifo_empty
err_xx_rxfifo_oflw
ctl_xx_errchk_chpkt
Notes
No change.
Clock derived from rdclk . Signals infixed by
_rd_ are synchronous to this domain.
New. Tied high in the IP Toolbench top-level file.
Refer to “Clock Structure” on page 4–10 for
usage.
System clock. Signals infixed by _ry_ are
synchronous to this clock. Refer to “Clock
New. Tied high in the IP Toolbench top-level file.
Refer to “Clock Structure” on page 4–10 for
usage.
No change. Resets all domains.
Change in port width.
No change.
Tied high in the IP Toolbench top-level file.
No change.
New.
No change.
In version 2.2.x, this signal is in the rrefclk
domain; in version 2.3.0, this signal is in the
rxsys_clk domain.
No change.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
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