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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 83/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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Chapter 5: Functional Description—Transmitter
Reset Structure
5–11
1
The SPI-4.2 tdclk is not a separate clock domain because it is not on an FPGA clock
signal. Instead, alternating 1s and 0s are preloaded into the tdclk serializer. As tdclk
is generated using the same PLL as the rest of the data, the clock and data are
launched at the same time. The same technique applies to the 32-bit data path width,
where the ALTLVDS megafunction is set to alternating 1s and 0s for the tdclk signal.
Figure 5–5. Clock Layout Diagram (Quarter Rate)
tdint_clk
a0_atxclk
tdat[15:0]
tctl
tdclk
altddio_out
Data
Processor
Scheduler
Atlantic
Buffer 0
Atlantic
Interface 0
aN_atxclk
( Note 2, 3 )
trefclk
tsclk
ctl_ts_statedge
LVTTL
Status
Processor
Atlantic
Buffer N
Atlantic
Interface N
txsys_clk
tstat[1:0]
LVTTL
2
Reset Structure
By default, the txreset_n signal is the asynchronous global reset for the MegaCore
function. It is internally metastable hardened and passed to each of the individual
clock domains.
Asserting reset deletes all data in the buffers and resets all of the state bits in the error
checking logic.
In addition to the reset, asynchronous reset and locked signals are provided for the
internal PLL, if present. The PLL should be reset and stable along with all other clocks
before the reset is released.
Error Flagging and Handling
This section outlines how the POS-PHY Level 4 transmitter MegaCore function
responds to various errors.
SPI-4.2 Error Detection and Handling
The transmitter MegaCore function monitors and decodes the SPI-4.2 input status
channel. When an error is detected, an error flag is asserted. The flag pulses high for
one tsclk period for each error. Errors occur when the received status channel does
not match expectations set by the state machine shown in Figure 6.11 FIFO Status State
Diagram (Sending Side) of the SPI-4.2 Specification .
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| MAX6337US20D3+T | IC MPU/RESET CIRC 2.00V SOT143-4 |
| M3CWK-3436R | IDC CABLE - MKC34K/MC34M/MPL34K |
| M3AWK-3436R | IDC CABLE - MSC34K/MC34M/MPL34K |
| M3CKK-3436R | IDC CABLE - MKC34K/MC34M/MPK34K |
| M3AKK-3436R | IDC CABLE - MSC34K/MC34M/MPK34K |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPR-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RAPIDIOII | 功能描述:开发软件 RapidIO 1x/2x/4x MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RIOPHY | 功能描述:开发软件 RapidIO MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-RLDRAMII | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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