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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 107/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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Chapter 6: Testbench
6–7
Transmitter Testbench Description
The testbench consists of three basic modules: data generator, user transmitter
variation, and packet analyzer. All testbench modules are in the < variation name > _tb.v
file. The testbench also consists of multiple support modules for pin monitoring, clock
generation, SPI-4.2 state machine tracking, and reset generation (refer to Figure 6–2 on
page 6–7 ). The data generator module consists of one Atlantic generator per port.
Each generator creates packets for a single port, via Verilog HDL tasks. These packets
are received by the user ’s transmitter variation, which processes the packets and
converts them to SPI-4.2 bus format. Finally, the packet analyzer module receives the
data from the SPI-4.2 interface and verifies the data is correct.
Figure 6–2. Transmitter Testbench
SPI-4.2
Interface
POS-PHY Le v el 4
Packet Analyzer
Reset
De v ice Under Test
POS-PHY
Le v el 4
Transmitter
Variation
Clock
Generator
Atlantic
Interface
Atlantic Interface
Data Generator
(one per port)
Pin Monitor
Framing is asserted from the packet analyzer module’s status channel going to the
POS-PHY Level 4 transmitter MegaCore function, which asserts the training pattern
( 16'h0fff , 16'hf000 ) until the receiver is synchronized. When the synchronization is
complete, the data generator module begins sending data.
During the main test the data generator module sends data to each port using Verilog
HDL tasks. Table 6–5 summarizes the tasks that send data.
Table 6–5. Training Pattern Commands
Command
Pause
Data Packet
Format
sapgen.portN.pause;
sapgen.portN.pkt (length,
packet number, error);
Description
This command pauses a given port. No data is sent to a paused port. N is
the port number to pause.
N is the port to which the data packet is sent.
length is the number in bytes of the data pattern.
packet number is a user-supplied number that identifies the packet.
error generates an error on the Atlantic interface.
The error value can be:
0: No error.
■
1: Assert Atlantic error, set header error bit.
■
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| IPR-RLDRAMII | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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