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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 56/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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4–16
Chapter 4: Functional Description—Receiver
Error Flagging and Handling
Table 4–3. SPI-4.2 Protocol Error Handling (Part 3 of 3) (Note 1) , (2)
Error
Condition
■
■
Response
MegaCore function asserts
stat_rd_dip4_oos when a
bad_level of consecutive DIP-4
errors are detected (Refer to
Control input signal is provided
( ctl_ry_rsfrm ) for you to force
the receiver status channel logic
to cease proper calendar framing
and send continuous 2’b11
framing pattern. The transition
from proper calendar frame to
continuous framing occurs after
the current calendar frame is
Burst of DIP-4 errors
Data bus out of alignment (consecutive DIP-4 errors over a
programmable threshold)
■
completed.
The ctl_ry_rsfrm signal is
controlled externally by user logic
or software-controlled registers
to initiate automatic retraining.
■
■
■
Asserting the ctl_ry_rsfrm
signal does not affect the receiver
operation as a SPI-4.2 sink.
Any incoming SPI-4.2 traffic
continues to be processed as
usual.
Atlantic error checking is also
unaffected by the ctl_ry_rsfrm
signal.
■
■
Assert err_ry_paddr.
In the shared buffer with
embedded addressing mode, the
Packet address error
A packet address error ( err_ry_paddr ) occurs when a
packet is received with an out-of-range port address.
burst/packet is sent to the user
logic, and it is up to the user logic
to define and determine the
course of action. In the individual
buffers mode, the packet/burst is
discarded.
Notes to Table 4–3 :
(1) More than one error of the same type may occur per internal clock. In such a case, the error is only asserted once.
(2) DIP-4 errors and protocol errors are independent.
(3) Injection of the EOP-Abort may cause a missing SOP error to occur in the Atlantic FIFO buffer (if error checking is turned on).
When you use DPA, the protocol checker block does not function until the DPA is
locked.
The latency from an error occurring on the SPI-4.2 interface to the assertion of the
corresponding error signal is unspecified.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
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