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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 27/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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Chapter 3: Parameter Settings
3–5
Basic Parameters
Atlantic FIFO Buffer Clock
The Atlantic FIFO buffer clock sets the clock mode for the Atlantic FIFO buffers. Two
choices are available: Single or Multiple .
With a single Atlantic FIFO buffer clock, the Atlantic FIFO buffers are instantiated as
single clock domain buffers that do not include any clock crossing logic and therefore
consume fewer logic resources.
With a multiple Atlantic FIFO buffer clocks, the Atlantic FIFO buffers are instantiated
as multiple clock domain buffers. Each buffer has two independently operated clock
inputs, thus each Atlantic interface has a separate clock input. Multiple Atlantic FIFO
buffer clocks consume more logic resources.
Atlantic Interface Width
The Atlantic interface width includes 32, 64, or 128 bits, and depends on the internal
data path width. Table 3–2 shows the Atlantic data widths supported for each internal
data path width.
1
For the individual buffers mode, all buffers have the same data path width.
Table 3–2. Atlantic Interface Data Width Limitations
Internal Data Path Width (Bits)
128
64
32
Supported Atlantic Data Width (Bits)
128
64 and 128
32 and 64
The Status channel clock edge determines on which clock edge—positive (rising),
negative (falling), or programmable—the 2-bit status channel is transmitted (by the
receiver MegaCore function) in reference to the tsclk (for the transmitter) or rsclk
(for the receiver) pin. When you turn on Programmable Edge , an input pin,
( ctl_ts_statedge for the transmitter; ctl_rs_statedge for the receiver), controls the
status channel clocking edge statically at reset.
1
To ensure proper sampling of the status information, you should typically set this
parameter to be the opposite of the sampling clock edge on the adjacent device.
For the Status channel I/O standard , either LVTTL or LVDS , select LVDS to
implement the optional lower bandwidth LVDS status operation (refer to the OIF-
SPI4-02.1 specification).
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| MAX6337US20D3+T | IC MPU/RESET CIRC 2.00V SOT143-4 |
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相关代理商/技术参数 |
参数描述 |
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