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参数资料
| 型号： | IPR-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 72/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 续用许可证 |
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4–32
Chapter 4: Functional Description—Receiver
Latency Information
Table 4–13 lists the latency numbers for receiver MegaCore functions.
Table 4–13. Receiver Latency
MegaCore Function
128-bit shared buffer with embedded addressing
128-bit individual buffers
64-bit shared buffer with embedded addressing
64-bit individual buffers
32-bit shared buffer with embedded addressing
32-bit individual buffers
1
Data latency:
Data Latency
(Bytes on SPI-4.2 Interface)
272
288
152
160
36
72
Status Transmit Latency
(Bytes on SPI-4.2 Interface)
320
320
320
320
320
320
■
■
■
■
The values in Table 4–13 do not include the latency through the user-side buffers.
For 64- and 128-bit data path width variations, the values assume that the clock-
crossing buffer is empty. Additional latency should be added if multiple continue
traffic is expected.
The DPA adds 32 bytes for a 128-bit data path, and 16 bytes for a 64-bit data path.
For 64-bit variations using Stratix GX devices, the DPA adds an additional 24 bytes
due to the extra clocking stage with the PLL.
The external support in the shared buffer with embedded addressing mode adds
8, 4, or 2 bytes for 128-, 64-, and 32-bit data path widths, respectively.
1
For status latency, the values do not include waiting for the appropriate time slot in
the status channel for the status to be transmitted.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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| IPR-RAPIDIOII | 功能描述:开发软件 RapidIO 1x/2x/4x MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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| IPR-RLDRAMII | 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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