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参数资料
| 型号： | M66596WG |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封装： | 0.80 MM PITCH, FBGA-64 |
| 文件页数： | 13/133页 |
| 文件大小： | 1611K |
| 代理商： | M66596WG |
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M66596FP/WG
rev .1.00
2006.3.14
page 9 of 127
1.6 Block diagram
The controller is consists of an analog front end unit (AFE), a protocol engine unit (Prtcl_Eng) that includes an SIE,
a pipe control unit (Pipe_Ctrl), a transaction schedule control unit(Schedule Ctrl), a FIFO port unit (FIFO_Port), a
buffer memory unit (Buf_Mem), an interrupt control unit (Int_Ctrl), a bus interface unit (BIU), and a CPU interface
register unit (CPU_IF_Reg). Figure 1.4 shows a block diagram of the controller.
When data is being sent and received between M66596 and a USB peripheral(or host) controller connected on the
USB bus, a buffer memory assigned to each of the pipes is used. Two-way communication is possible by the controller
changing data stored in the buffer memory into USB data packets and outputting them to the USB bus using serial
output, and by inputting data packets on the USB bus which are then stored in the buffer memory.
A6(/ALE), A5-1,
D15-7, D6-1(/AD6-1), D0,
CS_N, RD_N,
WR0_N,WR1_N
MPBUS
CPU bus interface
INT_N, SOF_N
CPU_IF_Reg
Interrupt / SOF output
I/O power supply
Core power supply
AFE power supply
Ground
AFE ground
VDD
VIF
AFEA33V, AFED33V
AFEA15V, AFED15V
AFEA33G,AFED33G
AFEA15G,AFED15G
DGND
Bu
f_M
e
m
BI
U
FI
F
O
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P
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rt
Pi
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_C
tr
l
Pr
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_
E
ng
AF
E
USB interface
Split bus
SD7-0
DP, DM
DREQ0_N, DREQ1_N
DACK0_N,
DACK1_N/DSTB0_N,
DEND0_N, DEND1_N
DMA interface
VBUS monitor
VBUS
System control
RST_N, TEST
Reference resistance
REFRIN
Clock
XIN, XOUT
SIE
Schedule
_Ctrl
In
t_
C
tr
l
Figure 1.4 Block diagram
相关PDF资料 |
PDF描述 |
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| M74HC158C1 | HC/UH SERIES, QUAD 2 LINE TO 1 LINE MULTIPLEXER, INVERTED OUTPUT, PQCC20 |
相关代理商/技术参数 |
参数描述 |
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