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参数资料
| 型号： | M66596WG |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封装： | 0.80 MM PITCH, FBGA-64 |
| 文件页数： | 31/133页 |
| 文件大小： | 1611K |
| 代理商： | M66596WG |
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M66596FP/WG
rev .1.00
2006.3.14
page 124 of 127
4.9.5.11 DMA Burst transfer write timing (CPU bus address not used: DFORM=011)
18
tdis (CTRLH - Dreq)
tw (CTRL_B)
48
tsu (D) th (D)
43
44
DREQi_N
(i=0,1)
D15-D0
D0
tsu (Dend) th (Dend)
45
46
DENDi_N
(i=0,1)
trec (CTRL_B)
tw (cycle)
49
47
D1
Dn
D2
DACKi_N
(i=0,1)
17 tdis (CTRL - Dreq)
4.9.5.12 DMA burst transfer read timing (CPU bus address not used: DFORM=011)
17
tdis (CTRL - Dreq)
tw (CTRL_B)
48
ta (CTRL - D)
tv (CTRL - D)
4
3
DREQi_N
(i=0,1)
DACKi_N
(i=0,1)
D15-D0
D0
ta (CTRL - DendV)
tv (CTRL - DendV)
12
DENDi _N
(i=0,1)
trec (CTRL_B)
tw (cycle)
49
47
D1
11
Dn-1
Dn
Note 5-6
Note 5-1: The control signal when writing data is a combination of DACKi_N(i=0, 1), WR0_N and WR1_N.
Note 5-2: The control signal when reading data is a combination of DACKi_N and RD_N.
Note 5-3: The control signal when writing data is a combination of DACK0 and DSTRB0_N.
Note 5-4: The control signal when writing data is a combination of CS_N, WR0_N and WR1_N.
Note 5-5: The control signal when reading data is a combination of CS_N and RD_N.
Note 5-6: When the receipt data is one byte, the data determined time is "(23)td(DREQ-DV)" and the DEND determined
time is "(24)td(DREQ-DendV)".
Note 5-7: RD_N, WR0_N and WR1_N should not be timed to fall at the same time that CS_N is rising. Similarly, CS_N
should not be timed to fall at the same timing that RD_N, WR0_N and WR1_N are rising. In the instances noted
above, an interval must be needed at least 10ns.
Note 5-8:. RD_N, WR0_N and WR1_N should not be timed to fall at the same time that DACKi_N is rising. Similarly,
DACKi_N should not be timed to fall at the same timing that RD_N, WR0_N and WR1_N are rising. In the
instances noted above, an interval must be needed at least 10ns.
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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