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参数资料
| 型号： | M66596WG |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封装： | 0.80 MM PITCH, FBGA-64 |
| 文件页数： | 28/133页 |
| 文件大小： | 1611K |
| 代理商： | M66596WG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页当前第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页
M66596FP/WG
rev .1.00
2006.3.14
page 121 of 127
4.9.5.6 DMA burst transfer write timing (separate bus setting: DFORM=000)
18
tdis (CTRLH - Dreq)
tw (CTRL_B)
48
tsu (D) th (D)
43
44
DREQi _N
(i=0,1)
CS_N
WR0_N,
WR1_N
D15-D0
Note 5-4
D0
tsu (DEND) th (DEND)
45
46
DENDi _N
(i=0,1)
trec (CTRL_B)
tw (cycle)
49
47
D1
Dn
tsud (A)
thd (A)
50
51
A6-1
Address
determination
Address
determination
Address
determination
Address
determination
D2
17
tdis (CTRL - Dreq)
Note 5-7
4.9.5.7 DMA burst transfer read timing(separate bus setting: DFORM=000)
tw (CTRL_B)
48
ta (CTRL-D)
tv (CTRL-D) 4
3
A6-A1
CS_N
RD_N
D15-D0
Note 5-5
D0
ta (CTRL - DendV)
tv (CTRL - DendV)
11
12
DENDi_N
(i=0,1)
trec (CTRL_B)
tw (cycle)
49
47
D1
17
tdis (CTRL - Dreq)
DREQi_N
(i=0,1)
Address
determination
Address
determination
tsur (A)
thr (A)
31
34
ta (A)
tv (A) 2
1
Dn-1
Dn
Address
determination
Address
determination
Note 5-6
Note 5-7
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