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参数资料
| 型号： | M66596WG |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封装： | 0.80 MM PITCH, FBGA-64 |
| 文件页数： | 14/133页 |
| 文件大小： | 1611K |
| 代理商： | M66596WG |
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M66596FP/WG
rev .1.00
2006.3.14
page 108 of 127
4.9.2
CPU access timing (when a multiplex bus is set)
4.9.2.1 CPU access write timing (when a multiplex bus is set)
tw (cycle)
47
Note 2-1
AD6-AD1 /
D15-D0
CS_N
WR1_N,
WR0_N
Note 2-2
ALE
tsu (A - ALE)
32
th (A - ALE)
35
tsu (D)
43
th (D)
44
tw (ALE)
36
tdwr (ALE - CTRL)
37
tw (CTRL)
39
trec (ALE)
38
Note 2-4
Address
determinatio
Data determination
Address
determination
4.9.2.2 CPU access read timing (when a multiplex bus is set)
tw (cycle)
47
Note 2-1
32
CS_N
RD_N
Note 2-3
ALE
tsu (A - ALE)
th (A - ALE)
35
tw (ALE)
36
tdwr (ALE - CTRL)
37
ten (CTRL - D)
5
ta (CTRL - D)
3
tv (CTRL - D)
4
tdis (CTRL - D)
6
twr (CTRL)
42
trec (ALE) 38
Note 2-4
Data
determination
Address
determination
Address
determination
AD6-AD1 /
D15-D0
Note 2-1: tw (cycle) and trec (CTRL) are necessary when accessing the FIFO.
Note 2-2: The control signal when writing data is a combination of CS_N, WR1_N, and WR0_N.
Note 2-3: The control signal when reading data is a combination of CS_N and RD_N.
Note 2-4: RD_N, WR0_N and WR1_N should not be timed to fall at the same time that CS_N is rising. Similarly, CS_N
should not be timed to fall at the same timing that RD_N, WR0_N and WR1_N are rising. In the instances noted
above, an interval of at least 10 ns must be left open.
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PDF描述 |
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