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参数资料
| 型号： | M66596WG |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封装： | 0.80 MM PITCH, FBGA-64 |
| 文件页数： | 15/133页 |
| 文件大小： | 1611K |
| 代理商： | M66596WG |
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M66596FP/WG
rev .1.00
2006.3.14
page 109 of 127
4.9.3
DMA access timing(when a cycle steal transfer and separate bus are set)
4.9.3.1 DMA cycle steal transfer write timing (when a CPU bus address is not used: DFORM=010)
17
tdis (CTRL - Dreq)
twh (Dreq)
20
tw (CTRL)
39
tsu (D)
th (D)
43
44
DREQi_N
(i=0,1)
DACKi_N
(i=0,1)
D15-D0
Note 3-2
Note 3-1
ten (CTRL - Dreq)
19
tsu (Dend)
th (Dend)
45
46
DENDi_N
(i=0,1)
Note 3-8
Data determination
DENDi determination
WR1_N,
WR0_N
4.9.3.2 DMA cycle steal transfer read timing(when a CPU bus address is not used: DFORM=010)
tdis (CTRL - Dreq)
twh (Dreq)
20
twr (CTRL)
ten (CTRL - Dreq)
42
tv (CTRL - D)
tdis (CTRL - D)
ten (CTRL - D)
4
6
19
ta (CTRL - D)
DREQi_N
(i=0,1)
DACKi_N
(i=0,1)
D15-D0
Note 3-3
17
5
DENDi_N determination
ta (CTRL - DendV)
11
tv (CTRL - DendV)
12
3
Note 3-8
Data determination
Note 3-1
RD_N
DENDi_N
(i=0,1)
Note 3-9
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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