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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 14/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Functional Block Descriptions
Core10100 v4.0
RC – Receive Controller
The receive controller implements the 802.3 receive operation. From the network side it uses the standard 802.3 MII
interface for an external PHY device. The RC block transfers data received from the MII to the receive data RAM. It
supports internal address filtering. It also supports an external address filtering interface. The receive controller operates
synchronously with the CLKR clock from the MII interface.
RSTC – Reset Controller
The reset controller is used to reset all components of Core10100. It generates a reset signal asynchronous to all clock
domains in the design from the external reset line and software reset.
Memory Blocks
There are three internal memory blocks required for the proper operation of Core10100:
? Receive data RAM – Synchronous RAM working as receive FIFO
? Transmit data RAM – Synchronous RAM working as transmit FIFO
? Address RAM – Synchronous RAM working as MAC address memory
RMII – RMII to MII Interface
The Reduced Media Independent Interface (RMII) reduces the number of pins required for connecting to the PHY
from 16 to 8.
14
v4.0
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