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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 33/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Table 4-14 · Status Register Bit Functions (continued)
Register Maps
Bit
CSR5.1
CSR5.0
Bits 31:24
Symbol
TPS
TI
Function
Transmit process stopped
TPS is set when the transmit process goes into a stopped state.
The user can clear this bit by writing a 1. Writing a 0 has no effect.
Transmit interrupt
Indicates the end of a frame transmission process. Assertion of the TI bit can be delayed
using the transmit interrupt mitigation counter/timer (CSR11.NTP/CSR11.TT).
The user can clear this bit by writing a 1. Writing a 0 has no effect.
Table 4-15 · Operation Mode Register (CSR6)
RA
Bits 23:16
TTM
SF
Bits 15:8
TR
ST
FD
Bits 7:0
PM
PR
IF
PB
HO
SR
HP
Note:
The CSR6 register has unimplemented bits (shaded). If these bits are read, they will return a predefined value. Writing
to these bits has no effect.
Table 4-16 · Operation Mode Register Bit Functions
Bit
CSR6.30
CSR6.22
CSR6.21
CSR6.(15..14)
Symbol
RA
TTM
SF
TR
Function
Receive all
When set, all incoming frames are received, regardless of their destination address.
An address check is performed, and the result of the check is written into the receive
descriptor (RDES0.30).
Transmit threshold mode
1 – Transmit FIFO threshold set for 100 Mbps mode
0 – Transmit FIFO threshold set for 10 Mbps mode
In RMII mode, this bit is also used to select the frequency of both transmit and
receive clocks between 2.5 MHz and 25 MHz.
This bit can be changed only when a transmit process is in a stopped state.
Store and forward
When set, the transmission starts after a full packet is written into the transmit
FIFO, regardless of the current FIFO threshold level.
This bit can be changed only when the transmit process is in the stopped state.
Threshold control bits
These bits, together with TTM, SF, and PS, control the threshold level for the
transmit FIFO.
v4.0
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