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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 39/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Register Maps
Table 4-24 · MII Management and Serial ROM Register Bit Functions (continued)
Bit
CSR9.3
CSR9.2
CSR9.1
CSR9.0
Symbol
SDO
SDI
SCLK
SCS
Function
Serial ROM data output
The value of this bit drives the sdo port of Core10100.
Serial ROM data input
This bit reflects the sdi port of Core10100.
Serial ROM clock
The value of this bit drives the sclk port of Core10100.
Serial ROM chip select
The value of this bit drives the scs port of Core10100.
The MII management interface can be used to control the external PHY device from the host side. It allows access to all
of the internal PHY registers via a simple two-wire interface. There are two signals on the MII management interface:
the MDC (Management Data Clock) and the MDIO (Management Data I/O). The IEEE 802.3 indirection tristate
signal defines the MDIO. Core10100 uses four unidirectional external signals to control the management interface. For
proper operation of the interface, the user must connect a tristate buffer with an active low enable (inside or outside the
FPGA), as shown in Figure 4-1 . The Serial ROM interface can be used to access an external Serial ROM device via
CSR9. The user can supply an external Serial ROM device, as shown in Figure 4-2 on page 39 . The Serial ROM can be
used to store user data, such as Ethernet addresses. Note that all access sequences and timing of the Serial ROM
interface are handled by the software.
If the Serial ROM interface is not used, the sdi input port should be connected to logic 0 and the output ports (SCS,
SCLK, and SDO) should be left unconnected.
Core10100
MDC
MDEN
MDO
MII Management
MDC
MDIO
MDI
Figure 4-1 · I/O Tristate Buffer Connections
Core10100
SDI
SCS
SCLK
SDO
Serial ROM
Data Output
Chip Select
Clock
Data Input
Figure 4-2 · External Serial ROM Connections
v4.0
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