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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 67/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Core10100_AHBAPB—APB Interface
Core10100_AHBAPB—APB Interface
Figure 5-4 and Figure 5-5 depict typical write cycle and read cycle timing relationships relative to the APB system clock,
PCLK.
PCLK
PSEL
PWRITE
PENABLE
PADDR[4:0]
PWDATA[7:0]
Register Address
Register Data
Figure 5-4 · Data Write Cycle
PCLK
PSEL
PWRITE
PENABLE
PADDR[4:0]
PWDATA[7:0]
Register Address
Register Data
Figure 5-5 · Data Read Cycle
More detailed descriptions and timing waveforms can be found in the AMBA specification:
v4.0
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