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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 68/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Interface Timing
Core10100 v4.0
Core10100_AHBAPB—AHB Interface
Core10100 implements an AMBA AHB–compliant master function on the core data interface, allowing the core to
access memory for data storage. The AHB interface is compliant with the AMBA specification.
H C LK
A dd ress Phase
Data Phase
HADDR[31:0]
C ontrol
HWDATA[31:0]
HREADY
HRDATA[31:0]
A
C ontrol
Data
(A)
Data
(A)
Figure 5-6 · Simple Transfer
More detailed descriptions and timing waveforms can be found in the AMBA specification:
Core10100-RMII Interface
Core10100 implements the MII-to-RMII interface, which is compliant with the RMII specification. Full timing
diagrams are available in the RMII specification:
Clock and Reset Control
Clock Controls
As shown in Figure 5-7 on page 69 , there are four clock domains in the design:
? The TC and BD components operate synchronously with the CLKT clock supplied by the MII PHY device. This is
a 2.5 MHz clock for 10 Mbps operation or a 25 MHz clock for 100 Mbps operation.
? The RC operates synchronously with the CLKR clock supplied by the MII PHY device. This is a 2.5 MHz clock for
10 Mbps operation or a 25 MHz clock for 100 Mbps operation.
? The TFIFO, RFIFO, TLSM, RLSM, and DMA components operate synchronously with the CLKDMA global clock
supplied by the system.
68
v4.0
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