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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 66/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Interface Timing
CLK
DATAREQ
DATARW
Write
Core10100 v4.0
Write
DATAEOB
DATAACK
End of
DATABE
b
b
DATAADDR
a
a+
a+
a
DATAI
DATAO
data[a]
data[a+1] data[a+2]
data[a]
Figure 5-2 · Core10100 Host Data Write Operation
Data Interface Read Operation
The data interface supports single or burst data transfer. The reads are operated on the positive edge of the clock
CLKDMA. The read operation starts when the data interface sets datareq to HIGH, and then the data interface waits
until DATAACK from the host interface is set to HIGH (which indicates that the data is ready to be received by the
data interface). A byte enable signal, databe, indicates the valid bytes on each read request. The signal DATAOB
indicates to the hosts that it is the end of a burst transfer. dataack can be asserted or deasserted at any clock cycle, even in
the middle of a burst transfer.
CLK
DATAREQ
Read
Read
DATARW
DATAEOB
DATAACK
End of
DATABE
b
b
DATAADDR
a
a+
a+
a
DATAI
data[a]
data[a+1] data[a+2]
data[a]
DATAO
Figure 5-3 · Host Data Read Operation
66
v4.0
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