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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 72/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Testbench Operation and Modification
For umac2:
Core10100 v4.0
1.
2.
3.
4.
5.
6.
7.
Write several CSR registers to set up the operation mode.
Write two receive descriptors into shared RAM (uram2).
Turn on receiving.
Wait for the receive interrupt.
Read the status register CSR5.
Check received data to match data sent by umac1.
Clear the interrupt flags.
The operations of umac1 and umac2 are concurrent.
AHBAPB User Testbench (Core10100_AHBAPB)
An example AHBAPB user testbench to exercise the AHB and APB interfaces on Core10100_AHBAPB is included
with the Obfuscated and RTL releases of Core10100.
The Obfuscated and RTL releases provide the precompiled Model Sim model, as well as the source code for the user
testbench, to ease the process of integrating the Core10100 macro into a design and verifying it.
Memory
AHB Bus
Behavioural
μController
Core10100
AHBAPB
Simulated
Connection
Core10100
AHBAPB
APB Bus
Figure 6-2 · Core10100_AHBAPB User Testbench
The testbench for the example user design implements the same test sequence as performed by the user testbench for
Core10100. The difference is that the behavioral processor accesses memory via the AHB and accesses the core via the
APB.
72
v4.0
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