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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 77/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页当前第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
Core10100 v4.0
VHDL Support
Procedure tb_write_data
The procedure tb_write_data writes data into shared RAM, issued from the testbench. It is defined below:
procedure tb_write_data (
count
: in integer;
signal
signal
signal
signal
wa
wd
clk
we
waddr
wdata
: in std_logic;
: out std_logic;
: out std_logic_vector(DATADEPTH-1 downto 0);
: out std_logic_vector(DATAWIDTH-1 downto 0);
: in integer;
: in int_array
)
The CLKDMA is clk, count is number of the byte, wa is the beginning address of the sequence data, wd is an array
storing the written data, we is the write enable issued from testbench, waddr is the write address to shared RAM issued
from the testbench, and wdata is the write data bus issued from the testbench.
Procedure tb_read_data
The procedure tb_read_data reads data from shared RAM, issued from the testbench. It is defined below:
procedure tb_read_data (
count
: in integer;
signal
signal
signal
signal
ra
rd
clk
re
raddr
rdata
: in std_logic;
: out std_logic;
: out std_logic_vector(DATADEPTH-1 downto 0);
: out std_logic_vector(DATAWIDTH-1 downto 0);
: in integer;
: out int_array
)
The CLKDMA is clk, count is the number of bytes, ra is the beginning address of the sequence data, rd is an array storing
the written data, re is the read enable issued from testbench, raddr is the read address to shared RAM issued from the
testbench, and rdata is the read data to the testbench.
v4.0
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