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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 23/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Table 3-3 · Core10100 Signals (continued)
Parameters on Core10100_AHBAPB
Name
Type
Polarity
Description
This signal is set by Core10100 to put a request for the data transfer on the interface. While
DATAREQ
Out
HIGH
DATAREQ remains active, the DATARW signal is stable—there is no transition on
DATARW.
DATARW
Out
HIGH
The DATARW output indicates the type of request on the data interface. When set, it
indicates a read operation; when cleared, it indicates a write operation.
The DATAEOB output is an “end-of-burst ” signal used for burst transactions.
DATAEOB
Out
HIGH
When set, it indicates the last data transfer for a current burst; when cleared, it indicates
that there will be more data transfers.
DATAO
Out
DATAWIDTH
Data to be written is provided by Core10100 on DATAO during a write request.
This signal addresses the external memory space for a data transaction. The meaning of the
DATAADDR bits depends on the DATAWIDTH parameter.
For DATAWIDTH = 32 (32-bit interface), only DATAADDR bits DATADEPTH–1
DATAADDR
Out
DATADEPTH
down to 2 are significant. The addresses are longword-aligned (32-bit) in this mode.
For DATAWIDTH = 16 (16-bit interface), the DATAADDR bits from DATADEPTH–1
down to 1 are significant. The addresses are word-aligned (16-bit) in this mode.
For DATAWIDTH = 8 (8-bit interface), all bits of DATAADDR are significant. The
addresses are byte-aligned (8-bit) in this mode.
v4.0
23
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