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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 27/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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4
Software Interface
Register Maps
Control and Status Register Addressing
The Control and Status registers are located physically inside Core10100 and can be accessed directly by a host via an 8-,
16- or 32-bit interface. All the CSRs are 32 bits long and quadword-aligned. The address bus of the CSR interface is 8
bits wide, and only bits 6–0 of the location code shown in Table 4-1 are used to decode the CSR register address.
Table 4-1 · CSR Locations
Register
CSR0
CSR1
CSR2
CSR3
CSR4
CSR5
CSR6
CSR7
CSR8
CSR9
CSR10
CSR11
Address
00H
08H
10H
18H
20H
28H
30H
38H
40H
48H
50H
58H
Reset Value
FE000000H
00000000H
00000000H
FFFFFFFFH
FFFFFFFFH
F0000000H
32000040H
F3FE0000H
E0000000H
FFF483FFH
00000000H
FFFE0000H
Description
Bus mode
Transmit poll demand
Receive poll demand
Receive list base address
Transmit list base address
Status
Operation mode
Interrupt enable
Missed frames and overflow counters
MII management
Reserved
Timer and interrupt mitigation control
Note:
CSR9 bits 19 and 2 reset values are dependent on the MDI and SDI inputs. The above assumes MDI is high and SDI is
low.
CSR Definitions
Table 4-2 · Bus Mode Register (CSR0)
Bits 31:24
Bits 23:16
Bits 15:8
PBL
DBO
TAP
Bits 7:0
BLE
DSL
BAR
SWR
Note:
The CSR0 register has unimplemented bits (shaded). If these bits are read, they will return a predefined value. Writing to
these bits has no effect.
v4.0
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