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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 69/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
? The CSR operates synchronously with the CLKCSR clock supplied by the system.
Clock and Reset Control
CLKDMA
TFIFO
RFIFO
TLSM
RLSM
DMA
TC
BD
RC
CLKT
CLKR
CLKCSR
CSR
RSTC
Figure 5-7 · Clock Domains and Reset
All clock signals are independent and can be asynchronous one to another. If needed, the CLKCSR and CLKDMA
clock domains can be connected together with the same system clock signal in the user's system to consolidate global
clock resources, or they can be from independent clock sources.
A minimum frequency of clock clkcsr is required for proper operation of the transmit, receive, and general-purpose
timers. The minimum frequency for CLKCSR must be at least the clkt frequency divided by 64. For proper operation of
the receive timer, the CLKCSR frequency must be at least the CLKR frequency divided by 64. If the clock frequency
conditions described above are not met, do not use transmit interrupt mitigation control, receive interrupt mitigation
control, or the general-purpose timer. Appropriate clocks should be also supplied when the hardware reset operation is
performed.
Reset Control
Hardware Reset
Core10100 contains a single input RSTCSR signal. This signal is sampled in the RSTC component by clock CLKCSR.
The RSTC component generates an internal asynchronous reset for every clock domain in Core10100. The internal reset is
generated by the input RSTCSR and software reset. The internal reset remains active until the circuitry of all clock domains
is reset.
The external reset signal must be active (HIGH) for at least one period of clock CLKCSR in the user’s design. The
minimum recovery time for a software reset is two CLKCSR periods plus one maximum clock period among CLKDMA,
CLKT, and CLKR.
Software Reset
Software reset can be performed by setting the CSR0.0 (SWR) bit. The software reset will reset all internal flip-flops.
v4.0
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