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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 19/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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3
Interface Descriptions
Core10100 is available with the following interfaces:
? CSR Interface
? AMBA
Both Core10100 and Core10100_AHBAPB share a common set of set signals to the backend physical layer (PHY) and
address filtering interface.
Parameters on Core10100
Table 3-1 · Core10100 Parameters
Parameter
Values
Default
Value
Description
Must be set to match the supported FPGA family:
11 – Axcelerator
12 – RTAX-S
14 – ProASIC PLUS
FAMILY
0 to 99
17
15 – ProASIC3
16 – ProASIC3E
17 – Fusion
20 – IGLOO
21 – IGLOOe
22 – ProASIC3L
This controls the core’s support of half-duplex operation.
0 – Half- and full-duplex operation supported
FULLDUPLEX
0 to 1
0
1 – Full-duplex only
When set to '1', the collision and backoff logic required to support
half-duplex operation is omitted, reducing the size of the core.
Sets the endianess of the core:
0 – Programmable by software
ENDIANESS
0 to 2
1
1 – Little
2 – Big
When set to a nonzero value, the size of the core is reduced.
Enables the internal address filter RAM.
ADDRFILTER
0 to 1
1
0 – Internal address filter RAM disabled
1 – Internal address filter RAM enabled
DATADEPTH
DATAWIDTH
20 to 32
8, 16, 32
32
32
Sets the width of the address bus used to interface to the system
memory.
Sets the width of the data bus used to interface to the system
memory.
v4.0
19
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