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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 53/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Internal Operation
Transmit automatic polling is enabled only if the CSR0(19..17) (TAP) bits are written with a nonzero value and when
there was no underflow error prior to entering the suspended state.
? A stop transmit command is issued by the host. This can be performed by writing 0 to the CSR6.13 (ST) bit. The
current descriptor's position is retained.
A typical data flow for the transmit process is illustrated in Figure 4-6 on page 53 . The events for the transmit process
typically happen in the following order:
1.
2.
3.
4.
5.
6.
The host sets up CSR registers for the operational mode, interrupts, etc.
The host sets up transmit descriptors/data in the shared RAM.
The host sends the transmit start command.
Core10100 starts to fetch the transmit descriptors.
Core10100 transfers the transmit data to Transmit Data RAM from the shared RAM.
Core10100 starts to transmit data on MII.
Start Transmit
Command
Transmit
Stopped
Stop
Transmit
Command
Reset
Command
Stop Transmit
Command
Reset
Transmit
Pull Demand
Command
Command
Transmit
Suspended
Running
Descriptor
Unavailable
Underflow
Error
Figure 4-5 · Transmit Process Transitions
Host-SharedRAM
Des+Data
CSR_Interface
Data_Interface-SharedRAM
Data_Interface-TxFIFO_RAM
CSRs
CSR6
Tx Des Tx Data
Tx Data
Transmit_Controller-MII
TxFIFO_RAM-Transmit_Controller
Preamble
Tx Data
Tx Data
CRC
Figure 4-6 · Transmit Data Flow
Note: Refer to the Core10100 User’s Guide for an example of transmit data timing.
v4.0
53
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