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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 26/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Interface Descriptions
Table 3-4 · Signals Included in Core10100 and Core10100_AHBAPB (continued)
Core10100 v4.0
Name
Type
Polarity /
Bus Size
Description
Transmit data
TXD
Out
4
The TXD[0] signal is the least significant bit.
In RMII mode TXD[1:0] is used. In RMII mode, TXD[1:0] is synchronous to RMII_CLK.
The TXD bus is synchronous to the CLKT in MII mode.
RMII_CLK
CRS_DV
In
In
Rise
High
50 MHz ± 50 ppm clock source shared with RMII PHY. This input is used only in RMII
mode. In MII mode, this input will be grounded by SmartDesign.
Carrier sense/receive data valid for RMII PHY
AHB/APB Interface Signals
Table 3-5 · Core10100_AHBAPB Signals
Name
Type
APB Interface (CPU register access)
Description
PCLK
PRESETN
PSEL
PENABLE
PWRITE
PADDR
PWDATA
PRDATA
In
In
In
In
In
In [7:0]
In [APB_DWIDTH–1:0]
Out [APB_DWIDTH–1:0]
APB clock
APB reset (active low and asynchronous)
APB select
APB enable
APB write
APB address
APB write data
APB read data
AHB Interface (memory access)
HCLK
HRESETN
HWRITE
HADDR
HREADY
HTRANS
HSIZE
HBURST
HPROT
HRESP
HWDATA
HRDATA
HBUSREQ
HGRANT
In
In
Out
Out [AHB_AWIDTH–1:0]
In
Out [1:0]
Out [2:0]
Out [2:0]
Out [3:0]
In [1:0]
Out [AHB_DWIDTH–1:0]
In [AHB_DWIDTH–1:0]
Out
In
AHB clock
AHB reset (active low and asynchronous)
AHB write
AHB address
AHB ready
AHB transfer type
AHB transfer size
AHB burst size
AHB protection; set to '0000'
AHB response
AHB data out
AHB data in
AHB bus request
AHB bus grant
All signals listed in Table 3-5 conform to the AMBA specification rev. 2.0.
26
v4.0
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