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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 37/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Table 4-20 · Interrupt Enable Register Bit Function (continued)
Register Maps
Bit
CSR7.11
CSR7.10
CSR7.8
CSR7.7
CSR7.6
CSR7.5
CSR7.2
CSR7.1
CSR7.0
Symbol
GTE
ETE
RSE
RUE
RIE
UNE
TUE
TSE
TIE
Function
General-purpose timer overflow enable
When both the GTE and NIE bits are set, the general-purpose timer overflow interrupt is
enabled.
Early transmit interrupt enable
When both the ETE and AIE bits are set, the early transmit interrupt is enabled.
Receive stopped enable
When both the RSE and AIE bits are set, the receive stopped interrupt is enabled.
Receive buffer unavailable enable
When both the RUE and AIE bits are set, the receive buffer unavailable is enabled.
Receive interrupt enable
When both the RIE and NIE bits are set, the receive interrupt is enabled.
Underflow interrupt enable
When both the UNE and AIE bits are set, the transmit underflow interrupt is enabled.
Transmit buffer unavailable enable
When both the TUE and NIE bits are set, the transmit buffer unavailable interrupt is enabled.
Transmit stopped enable
When both the TSE and AIE bits are set, the transmit process stopped interrupt is enabled.
Transmit interrupt enable
When both the TIE and NIE bits are set, the transmit interrupt is enabled.
Table 4-21 · Missed Frames and Overflow Counter Register (CSR8)
Bits 31:24
Bits 23:16
Bits 15:8
Bits 7:0
FOC(6..0)
MFC(15..8)
MFC(7..0)
OCO
FOC(10..7)
MFO
Note:
The CSR8 register has unimplemented bits (shaded). If these bits are read they will return a predefined value. Writing
to these bits has no effect.
v4.0
37
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