- 您现在的位置：买卖IC网 > PDF目录16069 > CORE10/100-RM (Microsemi SoC)IP CORE10/100 ETHERNET MAC PDF资料下载
参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 31/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页当前第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
Core10100 v4.0
Table 4-14 · Status Register Bit Functions
Register Maps
Bit
CSR5.(22..20)
CSR5.(19..17)
CSR5.16
CSR5.15
Symbol
TS
RS
NIS
AIS
Function
Transmit process state (read-only)
Indicates the current state of a transmit process:
000 – Stopped; RESET or STOP TRANSMIT command issued
001 – Running, fetching the transmit descriptor
010 – Running, waiting for end of transmission
011 – Running, transferring data buffer from host memory to FIFO
100 – Reserved
101 – Running, setup packet
110 – Suspended; FIFO underflow or unavailable descriptor
111 – Running, closing transmit descriptor
Receive process state (read-only)
Indicates the current state of a receive process:
000 – Stopped; RESET or STOP RECEIVE command issued
001 – Running, fetching the receive descriptor
010 – Running, waiting for the end-of-receive packet before prefetch of the next
descriptor
011 – Running, waiting for the receive packet
100 – Suspended, unavailable receive buffer
101 – Running, closing the receive descriptor
110 – Reserved
111 – Running, transferring data from FIFO to host memory
Normal interrupt summary
This bit is a logical OR of the following bits:
CSR5.0 – Transmit interrupt
CSR5.2 – Transmit buffer unavailable
CSR5.6 – Receive interrupt
CSR5.11 – General-purpose timer overflow
CSR5.14 – Early receive interrupt
Only the unmasked bits affect the normal interrupt summary bit.
The user can clear this bit by writing a 1. Writing a 0 has no effect.
Abnormal interrupt summary
This bit is a logical OR of the following bits:
CSR5.1 – Transmit process stopped
CSR5.5 – Transmit underflow
CSR5.7 – Receive buffer unavailable
CSR5.8 – Receive process stopped
CSR5.10 – Early transmit interrupt
Only the unmasked bits affect the abnormal interrupt summary bit. The user can clear
this bit by writing a 1. Writing a 0 has no effect.
v4.0
31
相关PDF资料 |
PDF描述 |
|---|---|
| M3CMK-2040K | IDC CABLE - MKC20K/MC20F/MCG20K |
| M3AMK-2040K | IDC CABLE - MSC20K/MC20F/MCG20K |
| M3UUK-4020K | IDC CABLE - MKS40K/MC40F/MKS40K |
| BQ26221PWG4 | IC BATTERY MONITOR HP 8-TSSOP |
| MAX6328UR29+T | IC MPU/RESET CIRC 2.93V SOT23-3 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| CORE10GMAC-OM | 功能描述:HW/SW/OTHER 制造商:microsemi corporation 系列:* 零件状态:在售 标准包装:1 |
| CORE10GMAC-OMFL | 功能描述:HW/SW/OTHER 制造商:microsemi corporation 系列:* 零件状态:在售 标准包装:1 |
| CORE12X4 | 制造商:Bogen Communications 功能描述:12 X 4 MATRIX CONTROLLER |
| CORE1553BBC-AN | 功能描述:IP MODULE CORE1553 BUS CTLR RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BBC-AR | 功能描述:IP MODULE CORE1553 BUS CTLR RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
发布紧急采购，3分钟左右您将得到回复。