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参数资料
| 型号： | CORE10/100-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 21/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 ETHERNET MAC |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Parameters on Core10100_AHBAPB
Table 3-2 · Core10100_AHBAPB Parameters (continued)
Parameter
Values
Default Value
Description
Sets the endianess of the core.
0 – Programmable by software
ENDIANESS
0 to 2
1
1 – Little
2 – Big
When set to nonzero, the size of the core is reduced.
Enables the internal address filter RAM.
ADDRFILTER
0 to 1
1
0 – Internal address filter RAM disabled
1 – Internal address filter RAM enabled
AHB_AWIDTH
AHB_DWIDTH
APB_DWIDTH
20 to 32
8, 16, 32
8, 16, 32
32
32
32
Sets the width of the AHB address bus used to interface to the
system memory.
Sets the width of the AHB data bus used to interface to the
system memory.
Sets the width of the APB data bus used to access the registers
within the core.
Defines the maximum number of frames that can reside in the
TCDEPTH
1 to 4
1
transmit FIFO at one time. The maximum number of frames
that reside in the TX FIFO at one time is 2 TCDEPTH .
Defines the maximum number of frames that can reside in the
RCDEPTH
TFIFODEPTH
1 to 4
7 to 12
2
9
receive FIFO at one time. The maximum number of frames
that reside in the RX FIFO at one time is 2 RCDEPTH -1.
Sets the size of the internal FIFO used to buffer transmit data.
The size is 2 TFIFODEPTH × AHB_DWIDTH / 8 bytes.
The transmit FIFO size must be greater than TCDEPTH
times the maximum permitted frame size.
RFIFODEPTH
7 to 12
10
Sets the size of the internal FIFO used to buffer receive data.
The size is 2 RFIFODEPTH × AHB_DWIDTH / 8 bytes.
The receive FIFO size must be greater than RCDEPTH times
the maximum permitted frame size.
RMII
0, 1
0
v4.0
When set to 1, the core supports RMII interface. When set to
0, the core supports MII interface.
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