参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 107/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页当前第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
Chapter 6: Testbench
6–7
Transmitter Testbench Description
The testbench consists of three basic modules: data generator, user transmitter
variation, and packet analyzer. All testbench modules are in the < variation name > _tb.v
file. The testbench also consists of multiple support modules for pin monitoring, clock
generation, SPI-4.2 state machine tracking, and reset generation (refer to Figure 6–2 on
page 6–7 ). The data generator module consists of one Atlantic generator per port.
Each generator creates packets for a single port, via Verilog HDL tasks. These packets
are received by the user ’s transmitter variation, which processes the packets and
converts them to SPI-4.2 bus format. Finally, the packet analyzer module receives the
data from the SPI-4.2 interface and verifies the data is correct.
Figure 6–2. Transmitter Testbench
SPI-4.2
Interface
POS-PHY Le v el 4
Packet Analyzer
Reset
De v ice Under Test
POS-PHY
Le v el 4
Transmitter
Variation
Clock
Generator
Atlantic
Interface
Atlantic Interface
Data Generator
(one per port)
Pin Monitor
Framing is asserted from the packet analyzer module’s status channel going to the
POS-PHY Level 4 transmitter MegaCore function, which asserts the training pattern
( 16'h0fff , 16'hf000 ) until the receiver is synchronized. When the synchronization is
complete, the data generator module begins sending data.
During the main test the data generator module sends data to each port using Verilog
HDL tasks. Table 6–5 summarizes the tasks that send data.
Table 6–5. Training Pattern Commands
Command
Pause
Data Packet
Format
sapgen.portN.pause;
sapgen.portN.pkt (length,
packet number, error);
Description
This command pauses a given port. No data is sent to a paused port. N is
the port number to pause.
N is the port to which the data packet is sent.
length is the number in bytes of the data pattern.
packet number is a user-supplied number that identifies the packet.
error generates an error on the Atlantic interface.
The error value can be:
0: No error.
■
1: Assert Atlantic error, set header error bit.
■
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
发布紧急采购，3分钟左右您将得到回复。