参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 46/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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4–6
Chapter 4: Functional Description—Receiver
Block Description
f For a more complete list of errors detected by the MegaCore function, refer to “Error
Clock-Domain Crossing Buffer
This block instantiates a clock-domain crossing buffer called alignment buffer (ABUF)
to transfer data from the rdint_clk clock domain to the rxsys_clk clock domain. The
depth of the alignment buffer is fixed at 128; the width is equal to the MegaCore
function data path width.
f For a description of the relationship between rdint_clk and rxsys_clk , refer to
SOP Alignment & Atlantic Conversion
This block moves the SOP for each packet to the first-byte position on the Atlantic
interface, and aligns the data to ensure that valid data is contiguous (no IDLEs) before
sending it to the Atlantic buffer.
Atlantic Buffers
The Atlantic FIFO buffers provide the following features:
■
■
■
■
Single receive slave-source Atlantic interface on the user end
Configurable buffer size
Support for crossing clock domains
Buffer status interface
■
■
■
■
Overflow error indication
Underflow warning indication
Configurable FIFO buffer threshold low (FTL)
Optional end-of-packet-based data available ( aN_arxdav ) signal assertion
■
Atlantic interface error checking
■
■
Missing or spurious SOP/EOP detection and correction
Optional overflow handling
Shared Buffer with Embedded Addressing
When the shared buffer with embedded addressing mode is selected, the POS-PHY
Level 4 MegaCore function consists of the receiver processor logic and a shared FIFO
buffer with embedded addressing.
The shared buffer is a single Atlantic FIFO buffer, where for each data word a tag is
carried containing the port number. This means that the Atlantic-side logic cannot
selectively pick a port to access. Instead, data bursts from all ports are stored
collectively into this one shared physical buffer, and the ordering of the data bursts is
maintained in the order in which they were received on the SPI-4.2 bus.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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