参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 43/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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Chapter 4: Functional Description—Receiver
4–3
Block Description
f For more information on the ALTLVDS_RX and ALTDDIO_IN megafunctions, refer to
Quartus ? II Help, to the SERDES Transmitter/Receiver ALTLVDS Megafunction User
DPA Channel Aligner (rx_data_phy_dpa)
In the Stratix III, Stratix II, and Stratix GX device families, the ALTLVDS_RX
megafunctions support an optional DPA feature that can compensate for trace length
mismatches and variations due to process, voltage, and temperature (PVT).
The DPA feature includes the following functions:
■
■
■
■
■
■
Supports data rates from 415 Mbps to 1 Gbps in Stratix GX devices
Supports data rates from 415 Mbps to 1,250 Gbps in Stratix III devices and to 1,050
Gbps in Stratix II devices
At reset, it performs channel alignment using SPI-4.2 training patterns
compensating for static clock-channel and channel-to-channel skew
After reset, it dynamically follows changing clock-channel and channel-to-channel
skew without using SPI-4.2 training patterns
Supports a total skew of 4.5 bits, with 0.5 bits of the total allowed after reset in
Stratix GX devices
Supports a total skew of 4.4 bits, with 0.4 bits of the total allowed after reset in
Stratix III and Stratix II devices
If the DPA parameter is turned on, the DPA feature consists of an ALTLVDS_RX
megafunction with DPA enabled, and a channel aligner. For 64-bit data path width
variations in Stratix GX devices, this feature also consists of an 8:4 serializer (needed
to achieve an overall deserialization factor of 4). Three status signals:
stat_rd_dpa_locked , err_rd_dpa and stat_rd_dpa_lvds_locked , and one control
signal: ctl_rd_dpa_force_unlock are also part of this feature. Figure 4–2 shows the
DPA block diagram.
Figure 4–2. DPA and Channel Aligner Block Diagram
rdclk
x2
clk x 2
rdint_clk
PLL
Serial
Data
rdat/rctl
16+1
ALTLVDS_RX
Megafunction
(with DPA)
l v ds_reset
16+1
data_out
128+/64+
Channel
Aligner
data_out_algn
128+/64+
8:4
Serializer
(2)
data : 2
128+/64+
Parallel
Data
align
err_rd_dpa
stat_rd_dpa_locked
16+1
rx_data_phy_dpa
16+1
ctl_rd_dpa_force_unlock
stat_rd_dpa_l v ds_locked (3)
Status/
Control
Signals
rxreset_n
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
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| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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