参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 80/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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5–8
Chapter 5: Functional Description—Transmitter
Clock Structure
Figure 5–3 on page 5–8 gives an example of the timing for the status bypass port.
Figure 5–3. Example Timing Diagram for the Status Bypass Port
tsclk
stat_ts_sync
stat_ts_disa b led
stat_ts_extstat
3
3
0
0
0
0
3
3
0
0
0
0
3
stat_ts_extstat_adr
2' b 00 2' b 00
2' b 00
2' b 01
2' b 02
2' b 03
2' b 00
2' b 00
2' b 00
2' b 01
2' b 02
2' b 03
2' b 00
stat_ts_dip2state
stat_ts_frmstate
Clock Structure
With the Atlantic FIFO clock mode parameter in IP Toolbench, you can parameterize
the transmitter in one of the following two clocking structures:
■
■
Single clock domain
Multiple clock domain
All data path width variations of the MegaCore function use a common clocking
structure.
1
All clocks are asynchronous and paths between the domains can be cut.
The transmitter has three primary clock domains.
The first primary clock domain is associated with the SPI-4.2 transmit status channel
and is controlled by the tsclk input. All of the logic pertaining to the SPI-4.2 status
channel processing is controlled by this clock.
The second primary clock domain is a a common clock, tdint_clk , which the
MegaCore function’s protocol logic and all Atlantic FIFO buffers share. This
tdint_clk clocks both the write and read sides of the Atlantic FIFO buffers. The
tdint_clk is an output of the MegaCore function, and is derived from trefclk via the
phase-locked loop (PLL) in the transmit altlvds block.
The third primary clock domain relays received transmit status channel information
to the user logic. This clock domain is controlled by the txsys_clk signal. In most
applications, txsys_clk is on the same domain as tdint_clk , but they are separated
for flexibility.
Single Clock Domain
In the single clock domain mode, the Atlantic FIFO buffers are instantiated as single
clock domain buffers, thereby consuming fewer logic resources.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
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| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
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| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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