参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 78/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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5–6
Chapter 5: Functional Description—Transmitter
Block Description
For 32-bit (quarter-rate) variations, an ALTDDIO megafunction serializes the tdclk ,
tdat , and tctl lines.
Status Processor
The transmitter MegaCore function monitors and decodes the tstat status channel
from the receiver. It handles framing, checking for DIP-2 errors, and extracting status.
The status is provided to the transmit scheduler if present, and is always available to
the user logic. The clock edge on which the transmitter samples the status channel is
programmable.
The re-timed optimistic/pessimistic filtered status appears on the following signals:
■
■
■
ctl_ty_extstat_val : asserted when the following two signals are valid
ctl_ty_extstat_adr : port
ctl_ty_extstat : status
These signals are synchronous with the positive edge of txsys_clk. The txsys_clk
must be faster than the status clock, tsclk .
Based on the received status channel, these signals are updated when the finite state
machine is not in disable state. It is up to the user logic to ensure these signals are
used when stat_ts_sync is asserted.
In the individual buffers mode, if these signals are not connected to the user logic, the
Quartus II software removes the status FIFO buffer ( tx_stat_fifo_user ).
Figure 5–2. Transmitter Timing Diagram
txsys_clk
stat_ty_extstat
stat_ty_extstat_val
2'b00 2'b00 2'b00 2'b00 2'b01 2'bxx 2'bxx 2'bxx 2'b01 2'b00 2'b10 2'b10
stat_ty_extstat_adr
8'd0
8'd1
8'd2
8'd3
8'd4
8'dx
8'dx
8'dx
8'd5
8'd6
8'd7
8'd0
Note to Figure 5–2 :
(1) val is negated when the internal status FIFO buffer empties.
Given a calendar slot number, the status processor determines which port's status
belongs in the slot according to the calendar that it stores. When Asymmetric Port
Support is turned off, the port number corresponds with the slot number (that is, slot
one is port one, and so on). When Asymmetric Port Support is turned on, a
programmable calendar is stored in memory, and the port corresponding to the slot is
looked up.
1
If the Asymmetric Port Support parameter is turned on, the Avalon ? Memory-
Mapped (Avalon-MM) registers must be programmed prior to releasing the rsfrm bit
(refer to Appendix E and the “Avalon-MM Interface Register Map” on page 5–24 ).
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
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| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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