参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 113/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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Appendix A: Start-Up Sequence
Troubleshooting
Table A–1. Start-Up Sequence (Part 2 of 2)
A–3
Event
Description
Receiver MegaCore Function
Transmitter MegaCore Function
Trained —Non-DPA
5b
variations of
receiver MegaCore
A single training pattern is required to obtain
lock.
—
functions
6
Ready
The data path is deskewed and error signals
are valid. stat_rd_rdat_sync is asserted
once the Atlantic buffers are ready and the
DIP-4 out-of-service clears. The receiver is
ready to receive data and transmits valid
status frames.
Device correctly receives a good_level
( ctl_ts_sync_good_threshold ) of status
frames and asserts stat_ts_sync .
The transmitter is ready to transmit data. It
transmits idles or data.
Troubleshooting
This section provides some troubleshooting issues and tips.
Issues and Tips—Transmitter
Transmitter tips:
1. The PLL locked signal is not asserted or toggles. Ensure that the input clock jitter is
within the PLL jitter requirements. In some cases, if the PLL locked signal toggles
the PLL must be reset. If so, perform the appropriate steps listed in Table A–1 on
page A–2 . Refer to your PLL’s documentation for further information.
2. Status channel does not sync. This problem can occur when stat_ts_sync remains
low, and/or stat_ts_disabled toggles or remains high and/or err_ts_frm
and/or err_ts_dip2 toggles. The following tips may prove useful:
■
■
■
■
■
■
■
■
For 128-bit receiver variations, ensure that the rxsys_clk to rdint_clk ratio is
Ensure that the calendar length and calendar multiplier are set to the same
values in both devices.
Verify timing requirements for the status channel.
Select the clock edge that drives or samples the clock with ctl_ts_statedge
and ctl_rs_statedge .
Verify t co for the rsclk and rstat pins in the receiver MegaCore function. The
ALTDDIO megafunction keeps on-chip skew to a minimum.
Verify board skew for rsclk / rstat .
Verify the setup and hold times for tstat on tsclk in the transmit MegaCore
function. The ALTDDIO megafunction keeps on-chip skew to a minimum.
Verify that tsclk is operating at the correct frequency.
Issues and Tips—Receiver
Receiver tips:
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
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| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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