参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 19/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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Chapter 2: Getting Started
Simulate the Design
Table 2–1. Generated Files (Part 2 of 2)
File
< variation name > _tb.v
< variation name > .bsf
< variation name > .html
< variation name > .ppf
< variation name > .sdc
< variation name > .v or .vhd
< variation_name > .vo or .vho
2–3
Description
A Verilog HDL testbench for the requested parameterization.
Quartus II symbol file for the MegaCore function variation. You can use this file
in the Quartus II block diagram editor.
The MegaCore function report file.
XML file that describes the MegaCore pin attributes to the Quartus II Pin
Planner. MegaCore pin attributes include pin direction, location, I/O standard
assignments, and drive strength.
TimeQuest SDC constraint settings file for timing analysis. Use this file to
specify constraints required for TimeQuest analysis.
A MegaCore function variation file, which defines a Verilog HDL top-level
description of the custom MegaCore function. Instantiate the entity defined by
this file inside of your design. Include this file when compiling your design in the
Quartus II software.
Verilog HDL IP functional simulation model.
11. After you review the generation report, click Exit to close IP Toolbench and click
Yes on the Quartus II IP Files message.
1
The Quartus II IP File ( .qip ) is a file generated by the MegaWizard interface
or SOPC Builder that contains information about a generated MegaCore
function. You are prompted to add this .qip file to the current Quartus II
project at the time of file generation. In most cases, the .qip file contains all
of the necessary assignments and information required to process the
MegaCore function or system in the Quartus II compiler. Generally, a single
.qip file is generated for each MegaCore function and for each SOPC
Builder system. However, some more complex SOPC Builder components
generate a separate .qip file, so the system .qip file references the
component .qip file.
You can now integrate your custom MegaCore function variation into your design
and simulate and compile.
1
Constraints are automatically set by the MegaWizard Plug-In Manager.
Simulate the Design
You can simulate your design using the IP Toolbench-generated VHDL and Verilog
HDL IP functional simulation models.
f For more information on IP functional simulation models, including NativeLink, refer
Simulation Tools chapter in volume 3 of the Quartus II Handbook .
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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