参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 50/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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4–10
Chapter 4: Functional Description—Receiver
Clock Structure
Table 4–1. Status Channel Field Descriptions (Part 2 of 2)
MSB
0
LSB
0
Description
STARVING—FIFO buffer is almost empty. MaxBurst1 credits should be granted in
the far end scheduler. (1)
Note to Table 4–1 :
(1) Worst case, up to MaxBurst1 16-byte units—plus the amount of data in transit due to data and status latency—
may still be received, regardless of the current status transmitted.
Clock Structure
With the Atlantic FIFO buffer clock mode parameter in IP Toolbench, you can
parameterize the receiver in one of the following two clocking structures:
■
■
Single clock mode
Multiple clock mode
The MegaCore function uses a common clocking structure for all data path width
variations.
1
All clocks are asynchronous and paths between the domains can be cut.
The receiver has two primary clock domains. The first clock domain is associated with
the SERDES and logic directly connected to the SPI-4.2 interface; the second clock
domain is associated with the Atlantic interface and the bulk of the receiver logic. The
clock for the first domain is derived from the rdclk of the SPI-4.2 interface. This clock,
rdint_clk , is available as an output from the MegaCore function, and is the output of
the PLL for the ALTLVDS block. For Stratix GX devices, an extra PLL generates the
rdint_clk clock.
Single Clock Mode
In the single clock mode, the Atlantic FIFO buffers are instantiated as single clock
domain buffers, thereby consuming fewer logic resources.
Multiple Clock Mode
If you select the multiple clock domain mode, the rxsys_clk clock clocks the protocol
logic of the MegaCore function, and the write side of the Atlantic FIFO buffers.
In multiple clock domain mode, an input clock is instantiated for each Atlantic FIFO
buffer in the MegaCore function, which is used for the read side of the buffers. The
naming convention for these input clocks is aN_arxclk . These clocks are inputs to the
MegaCore function and can either be tied together or controlled individually. No
specific frequency requirement is specified for the aN_arxclk clocks, but they should
be fast enough to ensure that the FIFO buffers do not fill, otherwise backpressure is
asserted via the SPI-4.2 status channel.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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